Low-cost soft-error hardened D-Latch in nano CMOS technology

• Autores: Seyedehsomayeh Hatefinasab
• Directores de la Tesis: Noel Rodríguez Santiago (codir. tes.), Encarnación Castillo Morales (codir. tes.)
• Lectura: En la Universidad de Granada ( España ) en 2023
• Idioma: inglés
• ISBN: 9788411951708
• Número de páginas: 131
• Enlaces
  • Tesis en acceso abierto en: DIGIBUG
• Resumen
  • español

    En un entorno hostil con una enorme radiación como la del espacio, la parte de memoria de los circuitos electrónicos, como los biestables D puede perder sus valores almacenados y volverse más vulnerable a eventos de alteración de múltiples nodos (multiple node upsets, MNU). Para abordar este problema, los chips integrados de un sistema aeroespacial deben diseñarse con un alto nivel de confiabilidad contra errores leves. Un fallo puede provocar el mal funcionamiento de los módulos o sistemas de un cohete, de una nave espacial o de un satélite en entornos hostiles, poniendo en riesgo estos equipos y vidas humanas. Además, es necesario reducir la tecnología para aumentar la potencia de procesamiento y la densidad de integración, pero al hacerlo, no nos podemos olvidar de seguir manteniendo la confiabilidad de los circuitos; en particular, en los nodos de biestables D a nanoescala se pueden producir errores de alteración de múltiples nodos cuando funcionan en entornos radiactivos hostiles. Por lo tanto, es necesario diseñar módulos de almacenamiento autorecuperables capaces de realizar cálculos altamente confiables en cualquier situación en el espacio exterior. Esta tesis aborda así el diseño de un biestable D tolerante a errores en un nodo, a errores en dos nodos y a errores en cuatro nodos, proponiendo así un nuevo biestable D robusto, de bajo coste, alta confiabilidad y autorrecuperabilidad usando para ello una estrategia de diseño adecuada.

  • English

    In a harsh environment with huge radiation as space, the memory part of electronic circuits, such as D-latches, can lose their stored values and become more vulnerable to multiple node upsets (MNUs) events. To tackle this issue, the on-board chips of aerospace system have to be designed with a high-level reliability against soft errors. One failure can cause the malfunction of modules or systems of a rocket, spacecraft, or satellite in harsh environments putting equipment and lives at risk. Also, scaling down the technology is necessary to boost processing power and density of integration, but in doing so keeping the reliability of circuits is a concern that cannot be neglected; in particular, D-latches nodes at nano-scale confront multiple-node upset errors when they are operated in harsh radiative environments. Therefore, it is mandatory to design selfrecoverable storage modules capable of highly-reliable computing under any outer space situation. This thesis addresses the design of a single-node-upset, double-node-upset, and quadruple-node-upset tolerant D-Latch, which is a new approach of hardened Dlatch featuring low-cost, high-reliability, and self-recoverability under the proper design strategy.