Resumen de Diseño de sistemas embebidos reconfigurables, empleando elementos de interconexión en chip definidos por software
1. introducción o motivación de la tesis Hoy en día, el desarrollo de un proyecto de diseño electrónico se encuentra presionado desde el mismo momento de su concepción. La competencia por presentar en el mercado nuevas soluciones electrónicas crece en intensidad cada día. El ganador es aquel que presente una solución en el menor tiempo y con las mayores prestaciones posibles. Las nuevas metodologías de diseño teniendo esto en mente, promueven prácticas que permiten a los ingenieros responder a estos retos con mayor eficiencia. Una de ellas es el re-uso de los denominados Núcleos de Propiedad Intelectual (Intellectual Property Core, (IPCore) en inglés. Con esto se evita iniciar un proyecto desde cero y los tiempos de desarrollo se reducen. Para hacer más sencilla la integración de los IPCores es común que éstos se comuniquen por medio de una interfaz estándar que les permite su fácil intercomunicación. Además, hoy en día el proceso de diseño se enfoca desde su primera etapa en cumplir con los requerimientos de operación que le fueron establecidos al producto. Cuando se realiza la implementación hardware de un algoritmo ésta se desarrolla teniendo en mente satisfacer los requerimientos que tienen que ver principalmente con: rendimiento, consumo de energía, tamaño, latencia. Lo anterior sitúa a los equipos de diseño en una aparente contradicción, ya que para cumplir con los requerimientos de diseño -- generalmente ambiciosos-- es necesario realizar implementaciones ad-hoc lo que impide en principio el re-uso de IPCores implicando tiempos de desarrollo mayores.
Con la finalidad de poder lograr tener una buena relación entre tiempo de desarrollo y cumplir con los requerimientos de operación, se han desarrollado al interior de los Sistemas-en-Chip (System.on-Chip (SoC), en inglés), sistemas de interconexión de los IPCores que al mismo tiempo que permiten su fácil integración, posibilitan hasta cierto punto cumplir con los requerimientos de Calidad en el Servicio (Quality of Service (QoS), en inglés) que se le imponen al producto. Sin embargo, aunque los sistemas de interconexión se han convertido de facto en la tecnología de interconexión de elementos de procesamiento al interior de los SoC, el principal cuello de botella que limita el rendimiento de un SoC, se encuentra principalmente en el sistema de interconexión más que en el rendimiento particular de cada IPCore. Ante esto la comunidad científica que estudia los problemas relacionados con esta área, ha dirigido sus esfuerzos a estudiar y proveer sistemas de interconexión que coadyuven a incrementar el rendimiento de los SoC. Con esto, intentan mejorar las prestaciones de las aplicaciones para que puedan cumplir con los requerimientos de diseño establecidos. Al convertirse los sistemas de interconexión en un elemento clave para que un SoC mejore sus prestaciones, existen varias características que son deseables que estos tengan: Flexibilidad, Reconfigurabilidad, Escalabilidad, Re-uso, Fácil Administración En este trabajo se toman los conceptos principales de Redes Definidas por Software (Software Defined Network (SDN), en inglés y se plantea el desarrollo de un sistema de interconexión para un SoC basado en estos conceptos, con esto se pretende que el sistema cumpa con las características deseadas de un SoC. El sistema planteado se basa en un Sistemas de Interconexión tipo Bus porque a pesar ha estado vigente por muchos años, continúa siendo utilizado por los principales lideres de la industria. Sin embargo, a pesar de que han sido ampliamente utilizados, existen elementos en su comportamiento que no han sido totalmente estudiados 2.contenido de la investigación En la presente investigación se encuentran los siguientes elementos:
1. Una revisión profunda del estado del arte en términos de Sistemas de Interconexión para SoC. Además, se identifican los trabajos previos de Sistemas de Interconexión basados en el modelos SDN.
2. Una plataforma de pruebas desarrollada en SystemC bajo una filosofía SDN para un sistemas de interconexión tipo bus.
3. Diseño e implementación de una nueva política de arbitraje que pone especial énfasis en escenarios donde se ejecutan aplicaciones con dependencia de tareas.
4. Diseño e implementación de un Sistema de Interconexión tipo bus con filosofía SDN.
5. Pruebas que confirman la viabilidad de operar un Sistema de Interconexión basado en el paradigma SDN.
3.conclusión Como resultado del proceso de investigación y desarrollo que se llevó a cabo durante la realización del presente trabajo, se ha podido observar que establecer sistemas de interconexión que trabajen bajo el paradigma SDN permite multiplicar las capacidades de los SoC A continuación se enumeran un conjunto de contribuciones, resultado de la presente investigación, que permiten incrementar estas capacidades.
Incremento en la flexibilidad del sistema de interconexión: La arquitectura propuesta en este trabajo permite la posibilidad de reconfigurar en tiempo de ejecución la ruta de un flujo de trabajo por medio de la re-programación de la Dirección de Reenvío de los paquetes del flujo, incrementándose notablemente la flexibilidad del sistema de interconexión. Es posible establecer o eliminar una nueva característica en un flujo de trabajo modificando una sola Dirección de Reenvío. Por ejemplo en el caso de procesamiento de imágenes satelitales, la información podría ser transmitida a una estación terrena en modo cifrado o sin cifrar, haciendo o no haciendo al IPCore de cifrado parte del flujo de operación. Y esto se logra con la única modificación de la dirección de reenvío del IPCore que lo antecede.
Posibilitar la compartición adecuada de los recursos para asegurar QoS: En este trabajo se ha mencionado que el principal cuello de botella de un SoC es su sistema de interconexión. En el caso de un sistema de interconexión tipo bus este problema es más pronunciado. Con la política de arbitraje que se propone en este trabajo se permite hacer un uso diferenciado del bus más acorde con las necesidades de ancho de banda de los algoritmos que se ejecutan en el sistema, lo cual coadyuva a lograr que las diferentes necesidades de ancho de banda de cada algoritmo puedan ser alcanzadas y con esto cumplir con sus requerimientos de QoS.
Obtención de estadística para la toma de decisiones: El diseño que aquí se ha propuesto permite recolectar en tiempo de ejecución la estadística generada por el tráfico que existe en la red. El análisis de la estadística por elementos en capas superiores del modelo de referencia permite tomar acciones de control (reconfiguración) en tiempo de ejecución con la finalidad de mejorar el rendimiento global del sistema. Además, las acciones de control tomadas utilizan solo un fragmento del bus el cual es mínimo comparado con los beneficios que se pueden lograr por esta acción de control. En este punto es importante mencionar que el proceso de reconfiguración sobre un nodo o un flujo no impide la operación de los otros nodos y/o flujos en el sistema de interconexión.
Mejora del rendimiento del Sistema de Interconexión basado en bus: La capacidad que presenta la arquitectura aquí presentada de poder operar un sistema de interconexión tipo bus con flujos de operación permite un incremento notable en el rendimiento del sistema. Los paquetes que son utilizados para llevar el control de la secuencia de un flujo, utilizan un tiempo de bus mínimo comparado con la cantidad de tráfico que se genera en un sistema tradicional. Por otro lado el poder redirigir los paquetes de procesamiento en tiempo de ejecución hace que el bus sea muy flexible y posibilita su uso en escenarios complejos como por ejemplo en los sistemas satelitales. En este tipo de escenarios, donde no es posible hacer un cambio en el flujo de los datos físicamente, con el cambio de una Dirección de Reenvío es posible establecer un nuevo algoritmo de procesamiento.
Aseguramiento de Integración y Re-usabilidad de IPCores: El paradigma \acrshort{sdn} tiene como uno de sus pilares el poder aislar el transporte de los datos de su procesamiento. La Capa de Infraestructura de la arquitectura aquí presentada, tomando en cuenta este modelo, separa los elementos de transporte de los elementos de procesamiento con lo cual posibilita el uso de interfaces muy conocidas y utilizadas por la comunidad de desarrolladores de \acrshort{ipcore}s. Con esto se permite el re-uso de bloques funcionales que pueden ser fácilmente integrados en el sistema, reduciendo lo anterior los tiempos de desarrollo de un producto. Es importante hace notar que al aumentar las interfaces de comunicación entre diferentes elementos del sistema de interconexión, se tiene un \textit{overhead} en términos de recursos utilizados y tiempo de procesamiento. Sin embargo, existen aplicaciones que se pueden permitir esta posibilidad en aras de lograr un menor tiempo de desarrollo.
Protección del Sistema de Interconexión de transacciones no autorizadas:
Bajo el paradigma SDN el Sistema Operativo de Red tiene el conocimiento de qué nodos y qué flujos son los que pueden tener actividad en el Sistema de Interconexión. Bajo la arquitectura aquí presentada esta información es posible transferirla al Controlador del Bus de tal modo que éste no solo impida la posibilidad de acceso al bus de nodos y/o flujos no autorizados, sino que además reporte la intrusión al Sistema Operativo de Red para que se efectúen las acciones de control necesarias.
4. bibliografía Ahmed, K. E., Rizk, M. R., and Farag, M. M. (2017). Overloaded CDMA crossbar for network-on-chip. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 25(6):1842-1855.
Akesson, B., Ste_ens, L., and Goossens, K. (2009). E_cient service allocation in hardware using credit-controlled static-priority arbitration. In Proceedings of the 15th IEEE International Conference on Embedded and Real-Time Computing Systems and Applications, pages 59-68. IEEE.
Amin, M. and Abdullah, A. (2017). A Bus Arbitration Scheme with an E_cient Utilization and Distribution. International Journal of Advanced Computer Science and Applications, 8(3):113-118.
ARM, L. (2010). AMBA AXI Protocol Speci_cation. Arm.
Ben Achballah, A., Ben Othman, S., and Ben Saoud, S. (2017). Problems and challenges of emerging technology networks-on-chip: A review. Microprocessors and Microsystems, 53:1-20.
Ben Slimane, M., Ben Hafaiedh, I., and Robbana, R. (2017). Formal-Based Design and Verification of SoC Arbitration Protocols: A Comparative Analysis of TDMA and Round-Robin. IEEE Design and Test, 34(5):54-62.
Benini, L. and Bertozzi, D. (2005). Network-on-chip architectures and design methods. IEE Proceedings - Computers and Digital Techniques, 152:261-272.
Benini, L. and De Micheli, G. (2002). Networks on chips: a new soc paradigm. Computer, 35(1):70-78.
Berestizshevsky, K., Even, G., Fais, Y., and Ostrometzky, J. (2017). SDNoC: Software defined network on a chip. Microprocessors and Microsystems, 50:138-153.
Bjerregaard, T. and Mahadevan, S. (2006). A survey of research and practices of network-on-chip. ACM Computing Surveys, 38(1):71-121.
Burgio, P., Ruggiero, M., Esposito, F., Marinoni, M., Buttazzo, G., and Benini, L. (2010). Adaptive tdma bus allocation and elastic scheduling: A uni_ed approach for enhancing robustness in multi-core rt systems. In Proceedings of the 2010 IEEE International Conference on Computer Design, pages 187-194. IEEE.
Chao, H. J., Lam, C. H., and Guo, X. (1999). A fast arbitration scheme for terabit packet switches. In Proceedings of the Global Telecommunications Conference, Seamless Interconnection for Universal Services, volume 2, pages 1236-1243. IEEE.
Chen, C. H., Lee, G. W., Huang, J. D., and Jou, J. Y. (2006). A real-time and bandwidth guaranteed arbitration algorithm for SoC bus communication. In Proceedings of the Asia and South Pacific Design Automation Conference, pages 600-605. IEEE.
Chen, W., Ray, S., Bhadra, J., Abadir, M., and Wang, L. C. (2017). Challenges and Trends in Modern SoC Design Veri_cation. IEEE Design and Test, 34(5):7-22.
Cisco (2020). [Online], Available: https://www.cisco.com/c/esmx=solutions=software_ defined _networking=overview:html:
Cong, L., Wen, W., and Wang, Z. (2014). A configurable, programmable and software-defined network on chip. In Proceedings of the IEEE Workshop on Advanced Research and Technology in Industry Applications, pages 813-816. IEEE.
Dally, W. and Towles, B. (2003). Principles and Practices of Interconnection Networks. Morgan Kaufmann Publishers Inc., San Francisco, CA, USA.
Dally, W. J. and Towles, B. (2001). Route packets, not wires: on-chip interconnection networks. In Proceedings of the 38th Design Automation Conference, pages 684-689. ACM.
Dimitrakopoulos, G., Chrysos, N., and Galanopoulos, K. (2008). Fast arbiters for on-chip network switches. In Proceedings of the IEEE International Conference on Computer Design, pages 664-670. IEEE.
Dimitrakopoulos, G., Kalligeros, E., and Galanopoulos, K. (2013). Merged switch allocation and traversal in network-on-chip switches. IEEE Transactions on Computers, 62(10):2001-2012.
Doria, A., Salim, J. H., Haas, R., Khosravi, H., Wang, W., Dong, L., Gopal, R., and Halpern, J. (2010). Forwarding and Control Element Separation (ForCES) Protocol Specification, IETF.
Ellinidou, S., Sharma, G., Dricot, J. M., and Markowitch, O. (2018). A SDN solution for system-on-chip world. In Proceedings of the International Conference on Software De_ned Systems, pages 14-19. IEEE.
Ellinidou, S., Sharma, G., Kontogiannis, S., Markowitch, O., Dricot, J. M., and Gogniat, G. (2019). MicroLET: A New SDNoC-Based Communication Protocol for ChipLET-Based Systems. In Proceedings of the Euromicro Conference on Digital System Design, pages 61-68. IEEE.
Elsevier (2020). [online], available: https://www.journals.elsevier.com/microprocessorsand- microsystems.
Fatih Ugurdag, H. and Baskirt, O. (2012). Fast parallel pre_x logic circuits for n2n round-robin arbitration. Microelectronics Journal, 43(8):573-581.
Foster, H. (2018). The 2018 wilson researchgroup functional vere_cation study [online], available: https://blogs.mentor.com/veri_cationhorizons/blog/2018/11/19/part-1-the-2018-wilson-research- group-functional-veri_cation-study/.
Garcia-Luciano, L., Ibarra-Delgado, S., Gallegos-Ruiz, H., and Sandoval-Arechiga, R. (2017). Hardware implementation of a block cipher with AXI Stream Interface. In Memorias del Congreso Internacional de Investigaci_on Academia Journals Celaya 2017, volume 9, pages 2245-2251. Academia Journals.
García Morales, L., Aedo Cobo, J., and Bagherzadeh, N. (2019). A new approach to the Population-Based Incremental Learning algorithm using virtual regions for task mapping on NoCs. Journal of Systems Architecture, 97:443-454.
Gorski, P., Wegner, T., and Timmermann, D. (2015). Centralized and softwarebased run-time tra_c management inside con_gurable regions of interest in meshbased networks-on-chip. In Proceedings of the International Applied Recon_gurable Computing, pages 179-190. Springer International Publisher.
Guerrier, P. and Greiner, A. (2000). A generic architecture for on-chip packetswitched interconnections. In Proceedings of the Design Europe Conference and Exhibition, Automation and Test, pages 250{256. IEEE.
Gupta, P. and McKeown, N. (1999). Designing and implementing a fast crossbar scheduler. IEEE Micro, 19(1):20-28.
Heisswolf, J., Zaib, A., Weichslgartner, A., Karle, M., Singh, M., Wild, T., Teich, J., Herkersdorf, A., and Becker, J. (2014). The Invasive Network on Chip – A Multi-Objective Many-Core Communication Infrastructure. In Proceedings of the International Conference on Architecture of Computing Systems, pages 1-8. VDE VERLAG.
Hernández-Calviño, M., Ibarra-Delgado, S., Sandoval-Ar_echiga, R., Flores-Troncoso, J., and García-Luciano, L. (2018). Image compressor ip-core based on loco algorithm for space photography application. In Proceedings of the IEEE International Autumn Meeting on Power, Electronics and Computing, pages 1-4. IEEE.
Hwang, S. Y., Kang, D. S., Park, H. J., and Jhang, K. S. (2010). Implementation of a self-motivated arbitration scheme for the multilayer AHB busmatrix. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 18(5):818-830.
Ibarra-Delgado, S., Sandoval-Arechiga, R., Brox, M., and Ort__z-L_opez, M. (2020a). Throughput Unfairness in Fair Arbitration Interconnection-Buses for Aerospace Embedded Systems. IEEE Latin America Transactions, 18(9):1606-1613.
Ibarra-Delgado, S., Sandoval-Arechiga, R., G_omez-Rodr__guez, J. R., Ortíz-López, M., and Brox, M. (2020b). A Bandwidth Control Arbitration for SoC Interconnections Performing Applications with Task Dependencies. Micromachines,11(12):1063.
IEEE (2001). IEEE Standard for IEEE Information Technology - Portable Operating System Interface (POSIX(TM)), IEEE Std 1003.1-2001 (Revision of IEEE Std 1003.1-1996 and IEEE Std 1003.2-1992). pages 1{3678.
IEEEXplore (2020). [online], available: http://www.ieeeexplore.ieee.org.
Intel (2020a). Avalon Interface Speci_cations, [online], Available: https://www.intel.com/content/www/us/ en/programmable/documentation/nik1412467993397.html.
Intel (2020b). Intel Agilex FPGAs and SoCs Advanced Information Brief, [online], Available: https://www.intel.com/content/www/us/en/programmable/documentation/ onc1551901789668.html.
Jain, K., Singh, S. K., Majumder, A., and Mondai, A. J. (2015). Problems encountered in various arbitration techniques used in NOC router: A survey. In Proceedings of the International Conference on Electronic Design, Computer Networks and Automated Veri_cation, pages 62-67. IEEE.
Jun, M., Bang, K., Lee, H. J., Chang, N., and Chung, E. Y. (2007). Slack-based bus arbitration scheme for soft real-time constrained embedded systems. In Proceedings of the Asia and South Paci_c Design Automation Conference, pages 159-164. IEEE.
Karkar, A., Mak, T., Tong, K., and Yakovlev, A. (2016). A survey of emerging interconnects for on-chip e_cient multicast and broadcast in many-cores. IEEE Circuits and Systems Magazine, 16(1):58-72.
Keating, M. and Bricaud, P. (2012). Reuse Methodology Manual, For System-on-a-Chip-Designs. Springer Science+Business Media.
Kobbe, S., Bauer, L., Lohmann, D., Schroder-Preikschat, W., and Henkel, J. (2011). DistRM: Distributed resource management for on-chip many-core systems. In Proceedings of the 9th IEEE/ACM/IFIP International Conference on Hardware/Software Codesign and System Synthesis, pages 119-128. IEEE.
Kornaros, G. and Pnevmatikatos, D. (2014). Dynamic power and thermal management of noc-based heterogeneous mpsocs. ACM Transactions on ReconfigurableTechnology and Systems, 7(1):1-26.
Kreutz, D., Ramos, F. M. V., Ver__ssimo, P. E., Rothenberg, C. E., Azodolmolky, S., and Uhlig, S. (2015). Software-de_ned networking: A comprehensive survey. Proceedings of the IEEE, 103(1):14-76.
Kundu, S. and Chattopadhyay, S. (2015). Network-on-chip: The next generation of system-on-chip integration (1st ed.). CRC Press.
Lahiri, K., Raghunathan, A., and Lakshminarayana, G. (2006). The LOTTERYBUS on-chip communication architecture. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 14(6):596-608.
Lara, E., Debon, G., Goerl, R., Villa, P., Schramm, D., Poehls, L. B., and Vargas, F. (2019). A new approach to guarantee critical task schedulability in tdma-based bus access of multicore architecture. In Proceedings of the IEEE Latin American Test Symposium, pages 1-6. IEEE.
Lee, A. S. and Bergmann, N. W. (2003). On-chip communication architectures for reconfigurable System-on-Chip. In Proceedings of the 2003 IEEE International Conference on Field-Programmable Technology, pages 332-335. IEEE.
Lee, M. M., Kim, J., Abts, D., and Lee, J. W. (2010). Approximating Age-Based Arbitration in On-Chip Networks. In Proceedings of the 19th International Conference on Parallel Architectures and Compilation Techniques, pages 575-576. ACM.
Lee, Y., Jou, J. M., and Chen, Y. (2009). A high-speed and decentralized arbiter design for noc. In Proceedings of the IEEE/ACS International Conference on Computer Systems and Applications, pages 350-353. IEEE.
Li, H., Zhang, M., Zheng, W., and Li, D. (2007). An adaptive arbitration algorithm for SoC bus. In Proceedings of the Conference on Networking, Architecture, and Storage, pages 245-246. IEEE.
Lin, B., Lee, G., Huang, J., and Jou, J. (2007). A precise bandwidth control arbitration algorithm for hard real-time soc buses. In Proceedings of the 2007 Asia and South Paci_c Design Automation Conference, pages 165-170. IEEE.
Liu, W., Xu, J., Wu, X., Ye, Y., Wang, X., Zhang, W., Nikdast, M., and Wang, Z. (2011). A NoC Tra_c Suite Based on Real Applications. In Proceedings of the 2011 IEEE Computer Society Annual Symposium on VLSI, pages 66-71. IEEE.
McKeown, N., Anderson, T., Balakrishnan, H., Parulkar, G., Peterson, L., Rexford, J., Shenker, S., and Turner, J. (2008). Openflow: Enabling innovation in campus networks. SIGCOMM Comput. Commun. Rev., 38(2):69-74.
Nguyen, H. K. and Tran, X. T. (2018). A novel priority-driven arbiter for the router in recon_gurable Network-on-Chips. In Proceedings of the International Conference on IC Design and Technology, pages 25-28. IEEE.
ONF (2014). Open Networking Fundation [Online], Available: https://www.opennetworking.org/.
Oveis-Gharan, M. and Khan, G. N. (2015). Index-based round-robin arbiter for NoC routers. In Proceedings of the IEEE Computer Society Annual Symposium on VLSI, pages 62-67. IEEE.
Pagani, M., Rossi, E., Biondi, A., Marinoni, M., Lipari, G., and Buttazzo, G. (2019). A Bandwidth Reservation Mechanism for AXI-Based Hardware Accelerators on FPGAs. In Proceedings of the Conference on Real-Time Systems, pages 1-24.Schloss Dagstuhl{Leibniz-Zentrum fuer Informatik.
Pande, P. P., Grecu, C., Jones, M., Ivanov, A., and Saleh, R. (2005). Performance evaluation and design trade-o_s for network-on-chip interconnect architectures. IEEE Transactions on Computers, 54(8):1025-1040.
Park, H. and Choi, K. (2015). Adaptively weighted round-robin arbitration for equality of service in a many-core network-on-chip. IET Computers & DigitalTechniques, 10(1):37-44.
Peng, H. K. and Lin, Y. L. (2010). An optimal warning-zone-length assignment algorithm for real-time and multiple-QoS on-chip bus arbitration. ACM Transactionson Embedded Computing Systems, 9(4):1-39.
Peterson, W. D. and Herveille, R. (2010). WISHBONE System-on-Chip (SoC) Interconnection Architecture for Portable IP Cores, rev. version: B4, Open Cores Organization, [online], Available: www.opencores.org.
Poletti, F., Bertozzi, D., Benini, L., and Bogliolo, A. (2003). Performance analysis of arbitration policies for soc communication architectures. Des. Autom. Embedded Syst., 8(2):189-210.
Rahmati, D. and Sarbazi-Azad, H. (2017). Classi_ed Round Robin: A Simple Prioritized Arbitration to Equip Best E_ort NoCs With E_ective Hard QoS. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 37(1):257-269.
Richardson, T. D., Nicopoulos, C., Park, D., Narayanan, V., Yuan Xie, Das, C.,and Degalahal, V. (2006). A hybrid soc interconnect with dynamic tdma-based transaction-less buses and on-chip networks. In Proceedings of the Conference on VLSI Design, pages 1-8. IEEE.
Ruaro, M., Caimi, L. L., and Moraes, F. G. (2020). A Systemic and Secure SDN Framework for NoC-Based Many-Cores. IEEE Access, 8:105997-106008.
Ruaro, M., Medina, H. M., Amory, A. M., and Moraes, F. G. (2018). Software-Defined Networking Architecture for NoC-based Many-Cores. In Proceedings of the International Symposium on Circuits and Systems, pages 1-5. IEEE.
Saleh, R., Wilton, S., Mirabbasi, S., Hu, A., Greenstreet, M., Lemieux, G., Pande, P. P., Grecu, C., and Ivanov, A. (2006). System-on-chip: Reuse and integration. Proceedings of the IEEE, 94(6):1050-1068.
Salminen, E., Kulmala, A., and Timo, D. H. (2008). Survey of Network-on-chip Proposals. volume 1, page 13. White Paper, Open Core Protocol Int. Partnership.
Sandoval-Arechiga, R., Ibarra-Delgado, S., and Flores-Troncoso, J. (2017). A Software Defined Interconnection Architecture for Systems on Chip. Difu100ci@ Revista en Ingeniería y Tecnología, UAZ, 10(2).
Sandoval-Arechiga, R., Parra-Michel, R., Vazquez-Avila, J. L., Flores-Troncoso, J., and Ibarra-Delgado, S. (2016). Software De_ned Networks-on-Chip for Multi/Many-Core Systems. In Proceedings of the Symposium on Architectures for Networking and Communications Systems, pages 129-130. IEEE.
Sandoval-Arechiga, R., Vazquez-Avila, J. L., Parra-Michel, R., Flores-Troncoso, J., and Ibarra-Delgado, S. (2015). Shifting the network-on-chip paradigm towards a software de_ned network architecture. In Proceedings of the Conference on Computational Science and Computational Intelligence, pages 869-870. IEEE.
Scionti, A., Mazumdar, S., and Portero, A. (2016). Software de_ned Network-on-Chip for scalable CMPs. In Proceedings of the Conference on High Performance Computing and Simulation, pages 112-115. IEEE.
Scionti, A., Mazumdar, S., and Portero, A. (2018). Towards a Scalable Software Defined Network-on-Chip for Next Generation Cloud. Sensors (Switzerland), 18(7):2330.
Shah, H., Raabe, A., and Knoll, A. (2011). Priority division: A high-speed sharedmemory bus arbitration with bounded latency. In Proceedings of the Design, Automation Test in Europe, pages 1497-1500. IEEE.
Shapiro, D. (1984). Globally-asynchronous, locally-synchronous. Ph.D. Thesis Dept. Comput. Sci., Standford Univ., Standford, CA.
Shin, E. S., Mooney, V. J., and Riley, G. F. (2002). Round-robin arbiter design and generation. In Proceedings of the International Symposium on System Synthesis, pages 243-248. IEEE.
Silva, R. S., Cruz, P. P., Kreutz, M. E., and Pereira, M. M. (2019). Communication Latency Evaluation on a Software-De_ned Network-on-Chip. In Proceedings of the Symposium on Computing System Engineering, SBESC, pages 1-7. IEEE.
Singh, A. K., Sha_que, M., Kumar, A., and Henkel, J. (2013). Mapping on multi/many-core systems: Survey of current and emerging trends. In Proceedings of the ACM/EDA/IEEE Design Automation Conference, pages 1-10. IEEE.
Slijepcevic, M., Hernandez, C., Abella, J., and Cazorla, F. J. (2017). Design and implementation of a fair credit-based bandwidth sharing scheme for buses. In Proceedings of the 2017 Design, Automation and Test in Europe, pages 926-929. IEEE.
Song, H. (2013). Protocol-Oblivious Forwarding: Unleash the Power of SDN through a Future-Proof Forwarding Plane. In Proceedings of the Second ACM SIGCOMM Workshop on Hot Topics in Software De_ned Networking, pages 127-132. ACM.
SystemC (2020). [online], available: http://www.systemc.org.
SystemVerilog (2020). [online], available: http://www.systemverilog.org.
Wang, J., Li, Y., Peng, Q., and Tan, T. (2009). A dynamic priority arbiter for Network-an-Chip. In Proceedings of the 2009 IEEE International Symposium on Industrial Embedded Systems, pages 253-256. IEEE.
Wang, J., Zhu, M., Peng, C., Zhou, L., Qian, Y., and Dou, W. (2014). Software defined photonic network-on-chip. In Proceedings of the The Third International Conference on e-Technologies and Networks for Development, pages 127-130. IEEE.
Xilinx (2018). Zynq-7000 SoC Data Sheet: Overview, Product Specification.
Xilinx (2020). Smartconnect V1.0 LogiCORE IP Product Guide PG247.
Xu, Z., Zhang, S., Ni, W., Yang, Y., and Bu, J. (2014). Design and implementation of a dynamic weight arbiter for networks-on-chip. In Proceedings of the International Conference on Information Science and Technology, number 2, pages 354-357. IEEE.
Yang, Y., Wu, R., Zhang, L., and Zhou, D. (2015). An asynchronous adaptive priority round-robin arbiter based on four-phase dual-rail protocol. Chinese Journal of Electronics, 24(1):1-7.
Yu, M., Wundsam, A., and Raju, M. (2014). NOSIX: a lightweight portability layer for the SDN OS. ACM SIGCOMM Computer Communication Review, 44:28-35. Zheng, S. Q., Mei Yang, Blanton, J., Golla, P., and Verchere, D. (2002). A simple and fast parallel round-robin arbiter for high-speed switch control and scheduling. In Proceedings of the 45th Midwest Symposium on Circuits and Systems, volume 2, pages II-II.
Zheng, S. Q. and Yang, M. (2007). Algorithm-hardware codesign of fast parallel round-robin arbiters. IEEE Transactions on Parallel and Distributed Systems, 18(1):84-95.
Zhou, X. and Zhu, Z. (2017). A dynamic task mapping algorithm for SDNoC. Microelectronics Journal, 63:58-65.
